日立制作所宣布，开发出了有关中高耐压（35～300V左右）晶体管的两项技术。其一是在一枚芯片上集成源漏极耐压各不相同的多个晶体管的技术，另一个是可将栅源极耐压提高至300V的技术。

两项技术都已有预定采用的项目，预定2011年内开始供货产品。另外，日立还在5月23日起于美国加利福尼亚州圣地亚哥（San Diego）举行的功率半导体相关国际会议“23rd International Symposium on Power Semiconductor Devices and IC‘s（ISPSD 2011）”上发布了这两项技术。

“将源漏极耐压各不相同的多个晶体管集成在一枚芯片上”的技术论文题目为“High Performance Pch-LDMOS Transistors in Wide Range Voltage from 35V to 200V SOI LDMOS Platform Technology”（Paper ID 1009），“将栅源极耐压提高至300V”的技术论文题目为“300 V Field-MOS FETs for HV-Switching IC”（Paper ID 1027），两篇论文均发表在“Smart Power Technology 2 Session”上。

改变LDMOS的漂移长度

关于“将源漏极耐压各不相同的多个晶体管集成在一枚芯片上的技术”的开发背景，日立的上野聪（信息通信系统公司微器件业务部设计本部混合信号LSI设计部担当部长）表示，“继数字和弱电的模拟之后，希望中高耐压晶体管也实现高集成化的需求不断高涨。该技术满足了这种要求”。

上野表示，计划将该技术用于超声波诊断装置的IC。还希望用于汽车的IC等。部件价格方面，“离散晶体管价格非常便宜，集成的IC也与其基本相同。不过，由于板卡面积可缩小至1／10以下，因此能大幅削减总成本和产品尺寸”（上野）。

不同的耐压是通过改变晶体管长度方向的布局（即漂移长度）实现的。利用同一种半导体工艺即可制作出混载了不同耐压晶体管的芯片。p通道LDMOS和n通道LDMOS二者均已确认晶体管能够在35～200V耐压下工作。由于只需改变漂移长度即可，“开发方面具有可在EDA工具上轻松进行设计和验证的优点”（信息通信系统公司微器件业务部设计本部混合信号LSI设计部主任技师大岛隆文）。

将LOCOS用于栅极氧化膜

关于“将栅源极耐压提高至300V的技术”，上野介绍说，包括该公司在内，已有多家半导体厂商向市场供货栅源极耐压最大为200V的产品。需要输入300V等更高电压时，一般利用降压电路将其降至晶体管的200V耐压的方法。不过，存在的问题是降压电路的耗电量等较高。

此次，日立应板卡测试仪厂商希望确保200V以上栅源极耐压的要求进行了开发。关于除此之外的用途，上野称有望用于医疗器械领域。“医疗器械领域对栅源极耐压为200V的晶体管需求较大。如果能提供300V的产品，市场可进一步扩大”（上野）。利用此次开发的技术，能够降低耗电量，制造漏电流较低的IC开关。

将耐压由200V提高至300V的技术有多项。包括（1）将迄今隔离使用的LOCOS（Local Oxidation Of Silicon）用于栅极氧化膜；（2）利用电场模拟器，优化扩展漏极层（Extended Drain Layer）的长度等；（3）使布线图案实现最优化等。“电场模拟器以前就一直在市售品中使用。此次通过改善建模和利用流程，可以再现接近实际的现象”（大岛）。另外，稳定LOCOS比较困难，其他公司还没有实现300V耐压。

日立通过在栅源极之间加上电压，测量了采用此次技术的晶体管特性。确认到优化设计后的晶体管能在栅源极之间的电压为0V～300V的范围内作为晶体管正常工作。

另外，此次发布的两项技术目前尚不能组合使用。也就是说，尚不能在一枚芯片上集成源漏极耐压不同的多个晶体管，并使栅源极耐压实现300V。“从技术上来说并不太难。如果有需求的话，会进一步开发”。